芯片制造：设计与制造 | AI生成和翻译
问题： Lam Research (LRCX)、Cadence (CDNS) 和 Synopsys (SNPS) 实际上是做什么的？
回答：
这三家公司处于芯片制造流程的不同环节。可以这样理解：设计芯片（Cadence/Synopsys）→ 制造芯片（Lam 的设备在台积电/三星/英特尔晶圆厂内）。
Lam Research (LRCX) —— 晶圆制造设备
Lam 制造在硅片上物理刻蚀芯片的设备。其两大核心专长是 刻蚀 和 沉积：
- 刻蚀：以原子级精度去除材料。在光刻（ASML 的领域）将电路图案投影到晶圆上之后，Lam 的等离子体刻蚀工具会选择性地剥离材料，从而实际创建 3D 结构——晶体管鳍片、接触孔、3D NAND 中的深垂直通道。
- 沉积：相反的过程——逐层沉积超薄材料膜（氧化物、氮化物、金属），通常只有几个原子厚。
Lam 在存储芯片制造领域尤为强势。3D NAND 本质上就是一个刻蚀/沉积问题：堆叠 200 多层薄膜，然后在整个叠层中刻蚀出高深宽比的孔，就像钻一个笔直的、直径只有头发丝宽度的 1 米深孔。SK 海力士、美光、三星、铠侠——都是 Lam 的重要客户。HBM 的繁荣直接推动了 Lam 的收入，因为更多的存储层数和先进封装（TSV、混合键合）意味着每片晶圆需要更多的刻蚀/沉积步骤。
其主要竞争对手是应用材料公司（产品线更广）和东京电子。ASML 负责光刻；Lam 负责几乎所有与之相关的环节。
Cadence (CDNS) 和 Synopsys (SNPS) —— EDA（电子设计自动化）
这两家在芯片设计软件领域形成了近乎双头垄断的局面。像 H100 这样的现代芯片拥有约 800 亿个晶体管——没有人能手工放置这些晶体管。EDA 工具是硬件的编译器：
- 逻辑综合：你用 HDL（Verilog/SystemVerilog）描述芯片的行为——寄存器、ALU、控制逻辑。综合工具（Synopsys Design Compiler/Fusion Compiler、Cadence Genus）将该 RTL 编译成映射到晶圆厂标准单元库的实际逻辑门网表，类似于 GCC 将 C 语言转换为特定 ISA 的机器码。
- 布局布线：决定数十亿个门单元在芯片上的物理位置，并在它们之间布线，同时满足时序收敛（信号在一个时钟周期内到达）、功耗和面积约束。这是一个巨大的约束优化问题——Cadence Innovus、Synopsys IC Compiler。
- 验证与仿真：在流片前对设计进行仿真，因为制造后发现一个逻辑错误会耗费数千万美元和数月时间。验证通常占芯片项目工作量的 50% 以上。
- IP 授权：特别是 Synopsys 销售预先设计好的模块——PCIe、DDR/HBM PHY、USB、Arm 替代接口——这样设计团队无需重新发明通用组件。Synopsys 还收购了 Ansys（2025 年），增加了多物理场仿真能力。
实际上，你听说过的每一款芯片——NVIDIA GPU、苹果硅芯片、你训练用的 MI300X——都是使用 Cadence 和 Synopsys 的工具设计的，通常两者都用，因为团队会混合搭配。这就是为什么它们被认为是“卖铲子的人”：当谷歌、亚马逊、Meta 和 OpenAI 等超大规模企业都开始设计定制 ASIC 时，每一个新的设计团队都会成为新的 EDA 许可客户，无论最终谁的芯片胜出。
整个流程的思维模型：
Synopsys/Cadence（设计软件 + IP）
↓ GDSII 布局文件
台积电/三星晶圆厂
↓ 使用
ASML（光刻）+ Lam/AMAT/TEL（刻蚀、沉积）+ KLA（检测）
↓
成品晶圆 → 封装（HBM 堆叠、CoWoS）→ 你的 MI300X
从业务角度看，EDA（Cadence/Synopsys）是软件型商业模式，类似订阅制，周期性较弱；设备（Lam）则受资本支出驱动，随晶圆厂支出周期波动——如果你将两者作为投资标的进行比较，这就是需要权衡的方面。